受制于傳統(tǒng)馮諾依曼架構(gòu)下“存儲(chǔ)墻”問(wèn)題，芯片的算力難以進(jìn)一步提升，限制了大數(shù)據(jù)以及人工智能等新興信息技術(shù)產(chǎn)業(yè)的發(fā)展。存內(nèi)計(jì)算是非馮諾依曼架構(gòu)下提高芯片算力的一種有效途徑，基于鐵電晶體管（ Fe-FET ）的存算融合電路由于具有低功耗、高CMOS兼容性以及無(wú)損讀出等優(yōu)點(diǎn)，被認(rèn)為是極具潛力的一種存內(nèi)計(jì)算的技術(shù)方...
近日，微電子所集成電路先導(dǎo)工藝研發(fā)中心在源漏接觸技術(shù)研究方面取得重要進(jìn)展。隨著集成電路制造技術(shù)進(jìn)入10納米及以下節(jié)點(diǎn)，器件寄生電阻已超過(guò)溝道電阻使得器件延遲與功耗顯著增大。阻率可降低源漏寄生電阻，對(duì)提升器件性能具有重要意義。提高Si表面雜質(zhì)激活濃度（Ns）以有效增加接觸界面的載流子隧穿概率，是減小接觸...
中科院微電子所近期發(fā)表了先導(dǎo)工藝研發(fā)中心團(tuán)隊(duì)在垂直納米環(huán)柵器件領(lǐng)域獲得的最新進(jìn)展，該類型器件通過(guò)在垂直方向構(gòu)建晶體管結(jié)構(gòu)，大大減少了器件占用面積，在3nm以下先進(jìn)集成電路制造工藝領(lǐng)域極具應(yīng)用潛力。針對(duì)器件樣品，研究了VSAFET的特性，以及金屬硅化物工藝、 Si-Cap 、溝道Ge含量和熱處理過(guò)程等器件性能影響因素...
近期，微電子所集成電路先導(dǎo)工藝研發(fā)中心羅軍研究員課題組與中科院半導(dǎo)體所王開(kāi)友研究員課題組合作研制出全線性的電流誘導(dǎo)多態(tài)自旋軌道耦合（ SOT ）磁性存儲(chǔ)器件，并實(shí)現(xiàn)了低能耗、可編輯的突觸功能，對(duì)基于SOT-MRAM的低功耗存算一體邏輯和神經(jīng)形態(tài)計(jì)算提供了一種新方法。當(dāng)前，存算一體和人工智能神經(jīng)網(wǎng)絡(luò)芯片領(lǐng)域亟需...
量子計(jì)算是未來(lái)信息技術(shù)發(fā)展的重要方向，在一些特定領(lǐng)域具有較大應(yīng)用潛力。基于硅量子點(diǎn)的量子比特是實(shí)現(xiàn)通用量子計(jì)算最有前景的方案之一，具有較長(zhǎng)的退相干時(shí)間和出色的CMOS制造工藝兼容性。目前，硅量子點(diǎn)量子計(jì)算正處在采用集成電路先進(jìn)制造工藝實(shí)現(xiàn)量子點(diǎn)規(guī)模集成并進(jìn)行量子比特?cái)U(kuò)展驗(yàn)證的關(guān)鍵研究階段。近期，中國(guó)...
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