瑞士的IBM Research Europe和洛桑聯邦理工學院（EPFL）共同開發了一種工藝，用于硅襯底上的混合III-V隧道場效應晶體管（TFET）和金屬氧化物半導體場效應晶體管（MOSFET）制造。

　　與MOSFET的62mV/decade相比，使用帶間隧穿而不是熱電子發射使TFET能夠實現低得多的亞閾值擺幅（SS），低至42mV/decade。低SS可實現更清晰的數字開關或更高的放大器增益。SS值表示亞閾值區域中漏極電流增加十分之一所需的柵極電勢變化。

　　該團隊使用了一種相對常規的晶體管形成工藝，該工藝用于MOSFET和TFET的制造。TFET的橫向而非垂直結構為器件縮放提供了潛力。

　　該器件具有砷化銦鎵通道和砷化銦鎵（InGaAs）或砷化鎵銻（GaAsSb）的源漏區。在源極-漏極材料中摻雜相反的多數載流子類型，即可實現TFET p-i-n結構，而柵極則控制著帶間隧穿的勢壘寬度。在MOSFET中，柵極控制熱電子發射速率。

　　混合工藝的特點是更換金屬柵極（RMG）和自對準凸起的源漏（RSD）觸點模塊。基礎材料由10nm / 20nm InGaAs / InP層組成，這些層使用直接晶圓鍵合轉移到4英寸硅（100）上，從而導致與下層硅的掩埋氧化物（BOX）界面。InGaAs與InP晶格匹配，銦含量為53％。

　　最初的制造步驟包括干法刻蝕器件隔離層和鰭片，其厚度可薄至20nm。MOSFET的歐姆源極-漏極觸點由n-InGaAs組成。TFET具有n-InGaAs漏極和p-GaAsSb源極。錫（Sn）用于n-inGaAs摻雜，而鋅（Zn）提供p-GaAsSb。晶格匹配的GaAsSb由50％的As和50％的Sb組成。

　　柵極堆疊由氧化鋁和二氧化鉿的高k介電層以及金屬的氮化鈦和鎢（W）組成。電介質具有1nm的等效氧化物厚度（EOT）。將器件封裝在層間電介質（ILD）中，并蝕刻通孔，并為觸點填充W。

　　30nm柵長的TFET在300mV漏偏壓（VDS）條件下，實現了49mV/decade的最小SS。當VDS為50mV時，電壓降到42mV/decade。MOSFET在漏極偏壓和漏極偏壓條件下均獲得了約62mV/decade的SS，接近理論極限59.5mV/decade。

　　低偏置條件下的電流在高柵極電勢下下降，這可能是由于柵極重疊很小或隧道結附近的有效摻雜濃度較低所致。

　　這些晶體管還表現出高的跨導/漏極電流峰值（gm/ID）比：TFET為50/V，而MOSFET接近39/V 300K極限。將柵極減小到25nm只會使SS稍微增加到43mV/decade。

　　低溫測量發現，溫度較低時，TFET的SS降低，在4K時達到10mV/decade。低溫研究還發現，陷阱輔助隧穿在較低溫度下非常重要，這表明去除這些陷阱可以進一步改善SS性能。該器件還具有較短的柵極長度和在SS區域內低于60mV/十倍（I60）的合理峰值漏極電流。