美國普渡大學和Sonrisa Research公司報告稱其研究的4H多型碳化硅（SiC）垂直功率三柵金屬氧化物半導體場效應晶體管（MOSFET）比溝道電阻顯著降低，這種新型MOSFET集成了亞微米FinFET通道。

　　該團隊表示，這種結構與晶圓減薄相結合，可以使導通電阻降低2倍以上，使晶圓集成器件數量增加了兩倍，并且可以大大降低650V功率下SiC功率MOSFET的成本。

　　鰭狀結構增加了載流區域的有效寬度，而不增加器件面積。降低導通電阻在使用反型層溝道的SiC器件中尤為重要，因為相對于硅，遷移率降低了10倍。

　　三柵極MOSFET的制造順序概述：（a）注入p型基極和n +源極區域，（b）蝕刻溝槽，（c）沉積柵極氧化物和多晶硅柵極，（d）圖案化多晶硅柵極，（e）形成ILD，（f）并用BHF浸入清除鰭片上的薄氧化物，形成歐姆接觸并沉積頂部金屬。

　　所使用的外延晶片由厚度為350μm的重摻雜n + 4H-SiC襯底，5.2μm的1.4x1016 / cm³ n型漂移層和1.6μm的1.0x1017 / cm³ n型結FET層組成。再形成2μm深，5μm寬的逆行p型基極區和1.3μm深，4μm寬的n+源區。p型基極區域形成為相隔4.5μm的條紋。溝道深0.8μm，寬0.5μm，間距為0.5μm。蝕刻的表面在1500°C和15kPa壓力下通過氫等離子體蝕刻而變得光滑。

　　柵極疊層由低壓化學氣相沉積（LPCVD）多晶硅形成的47nm絕緣體層和多晶硅柵電極組成。在電極沉積之前，將氧化的多晶硅絕緣體在1175℃的一氧化氮中進行熱退火。柵電極被圖案化為7.5μm寬的條紋，以允許在2μm寬的間隙中進入源極區域。

　　進一步沉積熱氧化的多晶硅作為厚的層間電介質（ILD）。用緩沖氫氟酸（BHF）浸液清除源區中鰭片的頂部的絕緣材料。最終的器件針對650V阻斷，通過浮動場環邊緣端接實現。在706V下發生雪崩擊穿，并且柵氧化物在~9MV/cm電場下破裂。

　　柵極閾值為0.5V，由于在鰭片的相對側上明顯存在不平等執行的通道，亞閾值表現異常。這可能是由于注入過程中的陰影效應所致，可在晶圓相對于離子束的取向相同的情況下進行基極和源極注入來消除。

　　柵極通過在此處形成一個反向層來控制電流從源極流過p型區域。穿過p基極后，流量繼續向下并通過漂移區到達漏極。這種結構使18V柵電位下的比導通電阻為2.19mΩ-cm²，而在同一晶片上的常規平面雙注入MOSFET（DMOSFET）的比導通電阻為4.07mΩ-cm²。

　　研究小組估計，工業標準的晶圓減薄工藝可以將新晶體管的電阻降低到1.54mΩ-cm²，而傳統的DMOSFET只有3.42mΩ-cm²。通過進一步的提取技術，研究人員計算出溝道的比導通電阻為0.67mΩ-cm²，而DMOSFET的比導通電阻為2.38mΩ-cm²。

　　這項工作還使上鰭片表面以及溝槽底部和側壁的反向電子遷移率分別估計為21、13和10cm²/V-s。研究人員評論說：“顯然，需要優化蝕刻側壁的MOS特性，并且還有很大的改進空間。”

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