近年來，二維半導體已成為解決高尺寸晶體管中通道控制問題的主要潛在解決方案。隨著器件的縮小，通道厚度應按比例縮小。否則，柵極電容將不足以控制電流的流動。不幸的是，陷阱和其他界面缺陷會降低載流子遷移率，并且在薄通道中更為重要。硅通道厚度的實際極限似乎約為 3nm。

　　斯坦福大學研究員 Aravindh Kumar 在一次采訪中解釋說，二維過渡金屬二硫化物 （TMD），如 MoS₂和 WSe₂，之所以有趣，是因為它們沒有平面外的懸空鍵。頂部和底部表面的相互作用是有限的，對載體行為幾乎沒有影響。特別是MoS₂，易于合成且非常穩(wěn)定。

　　盡管如此，TMD 沉積通常需要非常高的溫度，遠高于通常使用的底柵結構的公差。例如，在imec，研究員 Yuanyuan Shi 及其同事使用 1000°C MOCVD 工藝進行 MoS₂沉積。出于這個原因，大多數關于 TMD 器件的研究要么使用從散裝材料剝離的薄片，要么使用在藍寶石或二氧化硅上生長然后轉移的獨立層。

　　雖然層轉移方法允許器件研究與工藝開發(fā)并行進行，但低溫硅兼容沉積工藝對于 TMD 器件的商業(yè)化至關重要。在 12 月的 IEEE 電子設備會議上報告的工作中，英特爾高級研究工程師 Kevin O'Brien 和他的同事使用預先圖案化的金屬氧化物晶種來創(chuàng)建 WS2生長的成核位點。將金屬源直接放置在晶片上避免了使用固體金屬氧化物 CVD 源。受控成核限制了TMD 晶體的位置，因此限制了與它們相關的晶界。

　　獨立式 MoS₂片材的質量取決于沉積工藝和原始基板。例如，在 ACS Nano 中，蘇塞克斯大學的研究員 Manoj Tripathi 及其同事報告說，通過 CVD 在二氧化硅基底上生長的MoS₂處于張力狀態(tài)，因為它在冷卻過程中比二氧化硅收縮得更多。儲存的張力防止了皺紋的形成，這是剝落的 MoS₂中的常見問題。

圖1：過渡金屬二硫屬化物單層的晶體結構：（a） 側視圖，（b） 俯視圖 

　　優(yōu)化器件結構

　　隨著薄膜的生長，進入的分子自然會呈現出最有利的結構。在 MoS₂中，直接沉積在藍寶石上僅比沉積在預先存在的 MoS₂表面上更有利。結果，具有多個MoS₂層的島可以在與襯底接觸的層完成之前形成。這些島嶼的邊緣確實有懸空鍵，盡管使它們更具反應性。Shi 的 imec 小組通過使用沉積后 Cl₂蝕刻來優(yōu)先去除生長島，從而利用邊緣反應性。島的去除提高了在藍寶石上生長的 MOCVD 薄膜的表面粗糙度和厚度均勻性。

　　正如硅器件的未來可能依賴于堆疊納米片一樣，TMD 晶體管可能需要多個堆疊通道來承載足夠的電流。北京大學教授熊雄及其同事通過轉移兩個大型獨立單分子層，然后將材料蝕刻到所需的器件尺寸，制造了堆疊的 MoS 在單個堆棧中使用 MoS₂通道。相同的工藝也可用于制造堆疊互補 FET，例如用于 NMOS 和 WSe₂用于PMOS。

　　如上所述，目前最好的 MoS₂器件取決于背柵設計，其中柵極金屬和柵極氧化物沉積在硅襯底上，然后在頂部放置MoS₂層。這種方法提供了更好的設備性能，但最終頂柵設備更具可擴展性。與環(huán)柵硅晶體管一樣，具有匹配頂部和底部電容的雙柵將比單柵提供更好的通道控制。Imec 器件集成工程師 Xiangyu Wu 及其同事使用 GdAlOx中間層來改善雙柵極 MoS₂器件中的電容匹配。中間層似乎可以減少短溝道效應并改善閾值電壓控制。

　　制造獨立式 MoS₂薄膜的工藝現在已經足夠成熟，可以生產出統(tǒng)計上有用的設備數量。研究人員現在正在報告數千臺設備的統(tǒng)計數據，這是可擴展過程的先決條件。不幸的是，這數以千計的設備仍然落后于硅的性能基準。與 TMD 的聯系尤其具有挑戰(zhàn)性。

　　進行接觸

　　接觸電阻似乎有兩個來源。缺陷引起的間隙狀態(tài)來自于在 MoS₂沉積期間或在金屬接觸形成期間產生的表面缺陷。臺積電的工作在沉積過程中使用氧氣來鈍化硫空位，這是缺陷的一種來源。Kumar 提出，來自熱激發(fā)接觸金屬的物理轟擊也有助于增加接觸電阻。斯坦福大學的工作使用了錫和銦，它們是低熔點材料，可以以最小的損壞進行沉積。當用金覆蓋時，這些金屬形成在 450°C 以上穩(wěn)定的合金，使其與現有的 BEOL 工藝兼容。

　　金屬誘導的間隙狀態(tài)是接觸電阻的另一個貢獻者，導致費米能級釘扎。當費米能級被釘扎時，界面處的能壘高度與接觸金屬的功函數無關，不能用于調節(jié)閾值電壓。半金屬作為潛在接觸很有趣，因為它們在費米能級上沒有帶隙和低態(tài)密度。因此，它們往往不會產生 MIGS。在半金屬中，鉍和錫的熔點較低，分別為 271.5°C 和 231.9°C。銻的熔點為 630.6°C，更適合工藝。在 TSMC 提出的工作中，Ang-Sheng Chou 建議將 40% 或更多的銻與鉍合金化可以實現接觸勢壘高度、合金導電性和熔點的共同優(yōu)化。例如，

　　雖然英特爾集團的最佳聯系人也使用銻，但他們警告說，MoS₂ NMOS 器件遠遠落后于硅基準，在目標亞閾值擺動值下，電流比硅低 3 倍。對于WSe₂ PMOS 器件，情況更糟。他們最好的器件使用釕觸點，在 141 mV/decade 的亞閾值擺幅下實現了 50 μA/μm 的電流。

　　大多數 2D 半導體 FET 演示都使用頂部觸點，因為它們更容易制造。不過，邊緣觸點更小，這可以減少整體器件的占用空間，也可以減少通道長度的積極縮放。此外，如上所述，2D 材料的邊緣確實具有懸空鍵。與頂部觸點中存在的弱范德華鍵相比，邊緣觸點可能形成共價鍵。臺積電的 Terry Hung 在 2020 年 IEDM 上展示的工作表明，邊緣接觸消除了費米能級釘扎。界面表面（二維材料邊緣的"中間線"）形成一個偶極子，其效應隨著距離的增加而迅速衰減。

　　結論

　　總體而言，二維半導體器件的前景充其量是喜憂參半。雖然最近的研究表明材料生長和觸點制造方面取得了重大進展，但尚未證明可以與前沿硅競爭的設備。當它們確實出現時，它們很可能涉及與當前晶圓廠不同的材料和工藝。