摘要：本文主要解釋了物理設計流程中遇到的各種DRC（設計規則檢查），討論了通常在block級看到的金屬DRC違規（7nm制程），并概述了解決它們的實用方法。 

　　大多數VLSI工程師都了解DRC，并且非常了解DRC清理數據庫的必要性。本文將簡要介紹不同類型的DRC違規，它們在物理設計中出現的原因以及修復它的啟發式方法。我們還將查看晶圓代工廠提出的DRC（例如：臺積電，英特爾，三星等），并探討它們如何針對特定制程節點（例如28nm，16nm，7nm）進行操作。

　　DRC（設計規則檢查）的主要目標是在設計中實現可靠性并提高芯片的良率。晶圓代工廠提供的所有規則都以驗證規則文件（物理驗證工具的規則卡片文件）的形式作為物理驗證工具的輸入提供。如果違反任何一項規則，DRC將會反映在設計中。

　　DRC的分類

　　DRC大致分為基礎層DRC和金屬層DRC，具體如下圖所示。

1、基礎層DRC

　　與FEOL（前端線）制程相關的DRC包括Nwell，N +，P +注入層，多晶硅，氧化物擴散等被稱為基礎層DRC。這些DRC的修復工作需要改變FEOL層。物理設計人員遵循的一般做法是在布局規劃凍結之前或設計周期的簽核階段之前修復這些違規行為。 

　　隨著時間的推移，技術的更新，APR流程被開發為以增強的方式解決基礎DRC，以避免物理設計流程的后續PnR /簽核階段的故障。一些DRC可以根據不同代工廠遵循的DFM（可制造性設計）實踐而變化。

　　基礎層違規的原因包括：

　　1.缺少Endcap / WellTap / Decaps / Filler單元格

　　2.填料放置不正確

　　3.填料添加不正確

　　4.重疊或特定內存縮減模型的內部結構中的問題（硬宏/ IP）

　　5.內存不在網格上

　　6.定位問題

　　7.輸入門完整性問題

　　8.合法化問題

　　9.不滿足兩個存儲器之間的鄰接要求（存儲器間隔規則根據技術和代工廠而變化）

2、金屬層DRC

　　與BEOL（后端線）制程相關聯的DRC是包括用FEOL和外部設備插入的互連或金屬層的DRC。Cut Metal / Trim Metal DRC是7nm制程節點新推出的。Cut Metal是新層，它是為了最小化EOL（行尾）間距、MAR（Min Area）違規和Via Enclosure規則而引入的。 

　　Cut Metal層的優勢：

　　1.有助于保持較短的標準單元高度（CM1A和CM1B）[參見圖c以便更好地理解]。

　　2.由于CM2的存在，它有助于減少兩個標準單元之間的距離（左和右）[參見圖c以便更好地理解]。

　　3.更多M1路由資源可用性

　　4.Cut Metal層有助于解決EOL（縮小端到端間距），MAR和Enclosure違規[參見圖a和圖b]。

圖a：由于光刻約束，在該示例中，線端和通孔外殼間距更大

圖b：由于引入了Cut Metal層，線間距和通孔外殼間距明顯減小了

圖c：由于使用了Cut Metal1，實現了較短的標準單元高度，并且由于使用了Cut Metal2，因此可以實現單元聚集。

　　7nm金屬層DRC違規的一些真實場景

　　在這里，我們討論一下用于修復7nm ASIC設計中出現的DRC違規的技術。

1、CM1A.S.3.1

圖A.1：使用CM1A DRC

　　這里，梯形標記表示在垂直金屬層（M1）處提示的錯誤。該誤差是由于金屬軌道與兩個過孔之間存在的Cut Metal之間沒有最小間距（VIA12）。

圖A.2：CM1A DRC修復

　　為了解決這個問題，我們簡單地將通孔（VIA12）從其初始位置向下移動。如上圖所示，突出顯示的軌跡是新的布線，從藍色的垂直金屬層一（M1）到黃色的水平金屬層二（M2）。

2、M4.A.1

圖B.1：使用M4.A.1 DRC

　　該DRC簡單地描繪了以綠色顯示的水平金屬軌道4（M4）的最小面積，其小于0.015平方微米。

圖B.2：用M4.A.1 DRC修復

　　為了解決這個問題，我們擴展了水平金屬層四（M4）軌道。如圖所示，重新布線的軌跡取自紅色的垂直金屬層3 （M3）和綠色的水平金屬層4（M4）。

3、VIA2.S.20

圖C.1：使用VIA2.S.20 DRC

　　在這里，由于黃色水平信號金屬軌道層2（M2）的通孔與同一層中的電源軌道的通孔之間的最小間距違規，則DRC彈出。在該圖中，中心標記是信號軌道，并且在三角形的拐角處，存在兩個電源軌道通孔。

圖C.2：用VIA2.S.20 DRC修復

　　通過將軌道重新布線遠離電源過孔來解決該DRC問題。如圖所示，帶有Z字形路由的突出顯示的軌道代表了消除此DRC的一個可能解決方案。

4、M3.CS.1.1.6：CA

圖D.1：使用M3.CS.1.1.6：CA DRC

　　紅色的Cut Metal垂直層3（M3）違反了與藍色所示的存儲器IP的內層的間隔的最小值規則。

圖D.2：使用M3.CS.1.1.6：CA DRC已修復

為了解決這種類型的問題，我們將垂直金屬層三（M3）重新布線穿過黃色的水平金屬層二（M2）。

5、M1 Enclosure DRC

　　M1 Enclosure DRC可以在Calibre中以名稱H240 * M1.EN *彈出。它顯示M1 VIA內部到單元引腳的DRC。這是由于添加的補丁測量值為0.028u，小于限值（<= 0.037u）。

為了修復DRC，我們可以將補丁擴展到超過0.037u的限制。

6、Cut Metal重疊DRC

　　Cut Metal重疊DRC標稱為CM1B.O. *。這是由于Mask 2的CutMetalM1或（Mask B）與Mask 1的M1或（Mask A）的重疊造成的。

　　在這種情況下，M1（MaskA）和CM1（MaskB）之間的垂直重疊是0.008u。只需讓補丁長度> = 0.0150u，就可以修復DRC。

    有關詳細信息，請參見下圖：

7、Cut Metal間距DRC規則

此DRC以名稱CM2 * S *彈出。

　　如上圖所示，Mask 2層M2的Cut Metal存在于兩個網之間：netA和netB。

　　Cut Metal2使用Metal2的NetC和NetD進行間距違規。

　　通過重新路由NetC和NetD的一小部分，可以解決 Cut Metal間距DRC問題。

　　結論

　　成功的ASIC芯片流片需要滿足DRC規則才能獲得更好的DFM良率。通過使用本文提供的方法，可以解決與7nm制程節點相關的不同DRC違規問題。

　　我們在本文中討論的這些實用方法可以幫助設計師提前完成設計，并有助于減少簽核階段所需的迭代次數，從而加快ASIC流片和上市時間。