近日，微電子所劉明院士科研團隊研究成果成功入選2021年第68屆國際固態集成電路會議（ISSCC 2021）。這是微電子所首次以第一作者單位在集成電路設計領域最高級別會議上發表論文。 

　　高密度嵌入式非易失性存儲器（eNVM）在消費電子、自動駕駛汽車、工業控制和物聯網邊緣設備等領域的SOC芯片中需求非常大。盡管當前嵌入式NOR閃存仍是主流，但其工藝復雜、集成成本高、難以擴展到28納米以下節點。阻變存儲器（RRAM）以其良好的可微縮性、低功耗和與邏輯工藝良好的兼容性成為一種很有前途的先進工藝節點下嵌入式非易失存儲器。但當前先進工藝節點下嵌入式RRAM仍然存在一些挑戰，限制了其在eNVM中的實際應用。 

　　本研究主要通過電路設計手段解決先進工藝節點RRAM遇到的以下幾個關鍵問題：第一，由于RRAM的工作電壓大于標準電壓以及寫入路徑上會產生一定的電壓降，因此需要較高的電源電壓，進而產生了電壓傳輸的可靠性問題。第二，寫入路徑上的電壓降隨寫電壓與外圍電路的距離而顯著變化，這導致了存儲單元編程電壓的波動。第三，業界應用廣泛的自動切斷寫電路方案，在寫電壓突然切斷后，無法形成致密穩定的導電細絲（CFs），影響了單元的可靠性。第四，以往使用較少高阻/低阻冗余單元產生讀參考信號的方案，在遇到單元失效時，由于參考信號偏離很大，導致讀取電路無法正常工作。 

       劉明院士科研團隊基于多年在RRAM領域的技術積累，首次設計完成了一顆14納米 FinFET工藝下的RRAM測試芯片。為應對先進工藝節點RRAM的設計挑戰，團隊開發了多項創新性的電路技術：通過引入深N阱技術，對P襯底施加適當的偏壓降低了高壓傳輸的困難；優化設計了RRAM陣列結構，在陣列的頂部和底部分別非對稱的放置位線和源線驅動器，以減小近區和遠區單元工作電壓的IR降變化，從而實現了寫電壓的均勻性分布；寫驅動電路設計中，基于測試結果，深入分析了不同形式寫驅動電路對阻變存儲器可靠性的影響規律，提出了一種自適應延遲終止電路（SADT），幫助生成健壯穩定的CFs；讀參考信號產生電路中，設計了多冗余可動態配置的1T1R單元結構產生了自動跟隨溫度、電壓及工藝波動的讀參考信號，解決了由于少數單元的失效而導致電路無法正常工作的情況。 

　　測試結果表明，該芯片具有良好的性能，所設計的電路能夠可靠穩定的工作。芯片在0.8V電壓下，[-40，125]℃下實現了<10ns的讀取時間。該芯片還可以在VDD低至0.4V、室溫下可靠地進行讀取操作。SADT電路提高了RRAM單元1個數量級的寫穩定性，且高阻和低阻的數據保持失效率也分別降低了87.7%和68.6%。上述研究成果以題為“A 14nm-FinFET 1Mb Embedded 1T1R RRAM with a 0.022μm2 Cell Size Using Self-Adaptive Delayed Termination and Multi-Cell Reference”的論文入選2021年ISSCC，與IBM、TSMC、Samsung共同在ISSCC的存儲器分論壇展示。微電子所楊建國副研究員為論文第一作者。 

　　相關工作得到國家自然科學基金委、科技部國家重點研發計劃、中國科學院B類先導專項等項目的支持。 

　　ISSCC（International Solid-State Circuits Conference）國際固態電路會議由IEEE固態電路協會舉辦，是世界學術界和工業界公認的集成電路設計領域最頂尖的盛會，被認為是“芯片奧林匹克”，是展現IC技術最新成果的重要窗口。

(a）芯片及測試系統照片；(b)自動跟隨的讀參考信號測試

（c）芯片讀性能測試；（d）芯片陣列可靠性測試結果