5.5G/6G 無線通信技術的迭代演進及下一代 Serdes 接口向更高傳輸速率突破，對毫米波本振時鐘的抖動性能提出了更嚴苛的要求。亞采樣鎖相環憑借其高鑒相增益的固有優勢，已成為低抖動時鐘芯片的主流解決方案。但傳統亞采樣鑒相器中存在的電荷共享效應嚴重惡化環路相位裕度，需大幅增加主從采樣電容比值，導致隔離緩沖器功耗上升。同時，為抑制二進制頻移鍵控效應對參考雜散的影響，傳統結構需引入額外的dummy采樣路徑，造成功耗開銷進一步上升。此外，在毫米波頻段，電容與變容管的品質因數較低，造成振蕩器相位噪聲惡化，影響鎖相環的整體抖動性能。

針對上述關鍵問題，微電子所抗輻照器件技術重點實驗室楊尊松、黃云波團隊與清華大學合作，提出了一種雙邊沿乒乓亞采樣鎖相環架構。該架構同時利用參考時鐘的上升沿與下降沿，實現參考頻率的等效倍頻，有效解決了傳統亞采樣鎖相環在環路帶寬、帶內相位噪聲與參考雜散之間存在的設計折衷難題。團隊還提出一種高功率與面積效率的注入鎖定緩沖器方案，該結構在高效提取振蕩器二次諧波的同時能夠實現諧波整形，顯著降低了鎖相環的帶外相位噪聲。基于上述兩種技術，團隊采用65nm CMOS工藝設計實現了一款K波段鎖相環時鐘芯片，輸出頻率覆蓋22.4–25.6 GHz，整體功耗低于18 mW，RMS積分抖動優于50 fs，其抖動-功耗優值（FoM）達到?254 dB以下。

該工作得到了國家自然科學基金的支持，研究成果以“A 22.4–25.6 GHz Ping-Pong Sub-Sampling PLL Featuring Unified Supply Voltage Level and Balanced 2nd Harmonic Extraction”為題，發表于集成電路設計領域頂級期刊《IEEE固態電路學報》（IEEE Journal of Solid-State Circuits）。微電子所副研究員黃云波為論文第一作者。

論文鏈接：https://ieeexplore.ieee.org/document/11227144

圖1?乒乓亞采樣鎖相環電路結構

圖2 鎖相環芯片照片及各模塊功耗

圖3?鎖相環芯片相位噪聲及參考雜散測試性能