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當前位置 首頁 人才隊伍
  • 姓名： 賈涵博
  • 性別： 男
  • 職稱： 副研究員
  • 職務： 
  • 學歷： 博士
  • 電話： 
  • 傳真： 
  • 電子郵件： 
  • 所屬部門： 高頻高壓器件與集成研發中心
  • 通訊地址： 北京市朝陽區北土城西路3號

    簡　　歷：

  • 教育背景

    2016.9-2021.6，中國科學院大學，微電子學與固體電子學，獲工學博士學位

    2012.9-2016.7，鄭州大學，電子信息工程，獲工學學士學位


    工作簡歷

    2024.6-至今，中國科學院微電子研究所，副研究員

    2021.7-2024.6，中國科學院微電子研究所，博士后/助理研究員


    社會任職：

    研究方向：

  • 高性能模數混合集成電路設計；新型混合架構ADC系統研究；

    基于人工智能的高性能ADC校準。

    承擔科研項目情況：

  • 主持多個國家課題，累計經費超過2100萬元；作為核心技術骨干參與了國家重大專項、國家重點研發計劃、中國科學院先導專項等多個項目和課題。

    代表論著：

  • 1.?Feitong Wu, Hanbo Jia*, et al. A 12bit 1.6?GS/s pipelined ADC with multi-level dither injection achieving 68?dB SFDR over PVT [J]. Microelectronics Journal, 2023: 106048.

    2.?Ben He, Xuan Guo*, Hanbo Jia*, et al.?A dither-based background calibration circuit for?pipelined ADCs in 40 nm CMOS [J]. IEICE Electronics Express, 2025, 22(5):20240726.

    3.?Ben He, Xuan Guo*, Hanbo Jia*, et al. A 500MS/s 14-bit Pipelined ADC With Startup Protection?Circuit in 40 nm CMOS [J]. IEEE Access, 2025, 13: 43097-43108.

    4.?Huaiyu Zhai, Hanbo Jia*, et al.?An interstage gain calibration technique for pipelined ADCs exploiting complementary dithering and calibration windows detector [J]. IEICE Electronics Express, 2024, Volume 21, Issue 8, Pages 20240121.

    5.?Xing Li, Lei Zhou, Xuan Guo, Hanbo Jia, et al. A 16-Bit 5 GS/s DAC With Redundant-MSB based Digital Pre-Distortion Achieving?SFDR >61dBc Up to 2.4GHz in 40-nm CMOS [J]. IEEE Transactions on Circuit?sand Systems II: Express Briefs, vol. 71, no. 12, pp. 4829-4833, Dec. 2024.

    6.?Xing Li, Lei Zhou, Xuan Guo, Hanbo Jia, et al. A 25?GS/s 8-Bit Current-Steering DAC With Statistical ADC-based Duty-Cycle?Detection in 40-nm CMOS [J]. IEEE Transactions on Very Large Scale Integration?(VLSI) Systems, vol. 33, no. 5, pp. 1487-1491, May 2025.

    7.?Shan Lu, Danyu Wu, Xuan Guo, Hanbo Jia, et al. A 28-nm Dual-Mode Explicit Class-F23?VCO With Low-Loss CM Return Path Achieving 70-400-kHz 1/f3 PN Corner Over 4.9-7.3-GHz TR [J].?IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 32, no. 9, pp. 1749-1753, Sept. 2024.

    8.?Shan Lu, Danyu Wu, Xuan Guo, Hanbo Jia, et al. A Quad-Core VCO Incorporating Area-Saving Folded S-shaped Tail Filtering in 28-nm?CMOS [J]. IEEE Transactions on Very Large Scale Integration (VLSI) Systems,?vol. 33, no. 4, pp. 1162-1166, April 2025.


    專利申請：

  • 1.?賈涵博，郭軒，吳旦昱，周磊，武錦，劉新宇。一種補償電路及補償方法，202111529483.0，已授權。

    2.?賈涵博，余江鋒，郭軒，吳旦昱，武錦，劉新宇。一種級間增益誤差校準方法、裝置、設備及介質，202210156931.5， 已授權。

    3.?賈涵博，郭軒，吳旦昱，周磊，武錦，劉新宇。一種比較器閾值誤差校準方法、裝置、設備及介質，202210112557.9， 已授權。

    4.?賈涵博，郭軒，吳旦昱，周磊，武錦，劉新宇。流水線ADC的級間增益誤差校準方法及其電路、流水線ADC， 202210110389X，已受理。

    5.?賈涵博，郭軒，吳旦昱，孫鍇，王丹丹，申英俊，劉新宇。一種多維度多路模數轉換器校準方法、裝置及電子設備， 202310944899.1，已受理。

    6.?賈涵博，郭軒，吳旦昱，孫鍇，王丹丹，申英俊，劉新宇。一種多級均勻分布偽隨機序列產生方法、裝置及電子設備，202310883319.2，已受理。


    獲獎及榮譽：

  • 2023年，中國科學院科技促進發展獎，第六發明人